Soutenance de thèse de Thomas ARMAND

Composition du jury :

M. Marc Cousineau, Professeur des Universités, de Toulouse-INP, du laboratoire LAPLACE, Rapporteur & Examinateur

M. Christian Martin, Professeur des Universités, du laboratoire AMPERE, de l'Université Lyon 1, Rapporteur & Examinateur

M. François Costa, Professeur des Universités émérite, de l'Université Paris-Est Créteil, du laboratoire SATIE, de l'ENS Paris-Saclay,  Examinateur

M. Nicolas Ginot, Professeur des Universités, de l'IETR, de l'Université de Nantes,  Examinateur

M. Pierre Lefranc, Maître de Conférences HDR, de l'ENSE3, du laboratoire G2ELAB, de l'Université Grenoble Alpes, Examinateur

 

 

Mots clés :  Électronique de puissance, Convertisseur DC-DC, Transistor GaN, Contrôle analogique, Mesure de courant intégrée, Application spatiale

 

 

Résumé :

Cette thèse porte sur le développement d'un convertisseur de puissance non isolé basé sur des transistors GaN, destiné aux applications spatiales. Les nouvelles générations d'unités de calcul utilisées dans ce domaine, notamment les FPGA, requièrent des convertisseurs capables de fournir des tensions comprises entre 0,6 V et 1,5 V, avec des courants pouvant atteindre 120 A. L'objectif principal de ce travail est de concevoir un convertisseur Point-of-Load (POL) capable de réguler une tension de sortie ajustable entre 0,6 V et 1,5 V, pour une puissance supérieure à 100 W, à partir d'une tension d'entrée comprise entre 5 V et 12 V. Afin de surpasser les limitations des convertisseurs actuels, cette thèse explore plusieurs axes d'innovation, notamment l'intégration d'une mesure de courant au sein du PCB, l'optimisation des composants passifs de la topologie retenue, la mise en œuvre d'une commande non linéaire multiphase en analogique, ainsi que la mise en parallèle de plusieurs convertisseurs. Les travaux sont structurés en trois axes principaux. Le premier axe établit les fondements de conception d'un convertisseur Buck synchrone optimisé, surpassant les performances des solutions spatiales existantes reposant sur la même topologie. Une méthodologie d'optimisation spécifique est développée pour intégrer une mesure de courant directement dans le PCB, rendant cette approche particulièrement compétitive face aux méthodes traditionnelles. Le deuxième axe porte sur l'optimisation des composants passifs des différentes topologies de conversion issues de l'état de l'art dans des applications terrestres similaires. L'objectif est d'évaluer leur pertinence pour l'application visée et de sélectionner la plus performante. Un algorithme d'optimisation est développé, combinant des simulations SPICE (basées sur les modèles constructeurs des composants actifs), des calculs analytiques et des données expérimentales pour les éléments magnétiques. Cette approche conduit au choix d'une topologie double step-down buck converter, caractérisée par une structure à deux phases et deux niveaux. Sa validation expérimentale est réalisée en deux étapes : un premier prototype démontre la faisabilité du concept, suivi d'un second prototype sous forme d'un module de puissance intégré, optimisé pour la compacité (dénommé S-POL40A). Enfin, le troisième axe de cette thèse concerne la mise en parallèle du convertisseur S-POL40A précédemment développé. Plusieurs stratégies de parallélisation sont étudiées et comparées selon des critères tels que l'équilibrage des courants entre les modules, la simplicité d'implémentation avec des composants analogiques discrets, ainsi que la minimisation des interconnexions. La technique de positionnement actif de tension est sélectionnée et implémentée. Un schéma de régulation analogique est proposé et validé expérimentalement. Le prototype final permet de convertir une tension d’entrée comprise entre 5 V et 12 V en une tension de sortie de 1 V, avec une capacité de délivrer plus de 120 A, répondant ainsi aux exigences actuelles et futures des unités de calcul FPGA.